问答 芯片ESD良率低

这个问题要解答需要有一点外延的常识，一般ESD良率低或是有漏电Ir问题，追溯到外延制程一般都是外延缺陷与外延每层之间的应力造成的，如何降低缺陷与各层之间的应力就非常重要。

衬底的质量与生长缓冲层buffer膜层的晶体质量会决定缺陷密度的大小，目前有很多方法降低底层外延缺陷（defects or dislocations），早期使用低温GaN氮化镓或AlN氮化铝缓冲层可以降低缺陷到一定的水平，但是还不是很完美，PSS图形衬底的使用加上利用sputter沉积AlN氮化铝缓冲薄膜，可以加强膜层的横向生长速度，让缺陷降低一个数量级，这个方法目前广泛应用在各大上游公司，北方微电子（目前叫北方华创）的AlN氮化铝sputter设备曾经一机难求，因为除了降低缺陷，这种机台沉积的薄膜可以缩短外延工艺时间。

应力的缓解也是外延非常重要的课题，这也会影响LED芯片ESD与漏电的良率，除了发光层量子井（quantum well）与垒（barrier）的组分、厚度调配与生长氛围會影响发光层的质量进而影响LED的电性（漏电，电压，ESD）与发光亮度以外，在生长发光层之前的N型层与之后的P型层的界面也非常重要，目前在生长发光层之前的N型层，都会导入一种超晶格结构（superlattice），他是两个不同组分（例如InGaN/GaN銦镓氮/氮化镓，In銦的比例比发光层较低）的膜层循环交替的结构，这样的结构除了可以降低N型层与发光层的应力，也可以降低底层延伸上来的缺陷，对芯片的电性有很大的改善。当然发光层后的P型层也是如此考量，尤其是如何在发光层低温生长以后再升温生长P型层，这样的工艺技巧很难在这里用三言两语来回答，这需要你在实作中去体会。

不过大原则不会变，不论外延结构再怎么复杂，如何降低因为蓝宝石与氮化镓之间因为晶格失配产生的外延缺陷与发光层与PN层之间的应力，是LED芯片ESD与漏电电性良率最关键的因素。